SJ 20954-2006
Тест фиксации интегральных схем (Англоязычная версия)

Стандартный №

SJ 20954-2006

язык

Китайский, Доступно на английском

Дата публикации

2006

Разместил

Professional Standard - Electron

Последняя версия

SJ 20954-2006

сфера применения

Настоящий стандарт определяет методы испытаний на блокировку тока и перенапряжения интегральных схем (ИС). Целью настоящего стандарта является установление метода тестирования синхронизации ИС, который используется для оценки характеристик блокировки интегральных схем и определения критерия отказа синхронизации. Чувствительность блокировки очень важна для определения надежности продукта, минимального уровня безотказности (NTF) и отказа от электрической перегрузки (EOS). Этот метод испытаний применим к NMOS, CMOS, двухкаскадным и различным продуктам, использующим такие процессы. Блокировка происходит, когда устройство подвергается данному методу испытаний, что указывает на электрический отказ устройства, независимо от конкретной конструкции устройства.

SJ 20954-2006 Ссылочный документ

• GB/T 17574 Полупроводниковые приборы. Интегральные схемы. Часть 2. Цифровые интегральные схемы

SJ 20954-2006 История

• 2006 SJ 20954-2006 Тест фиксации интегральных схем

Специальные темы по стандартам и нормам

стандарты и спецификации