Этот стандарт определяет концепции@терминологию@и информацию, необходимую для построения модели компонента VHDL, которая будет использоваться в иерархическом проекте и моделироваться при взаимодействии с другими моделями, соответствующими этому стандарту. Цель. Чтобы определить и смоделировать сложную аппаратную систему, состоящую из множества компонентов, необходимо определить общие интерфейсы моделирования. соглашения@ и режимы моделирования. Унифицированность гарантирует, что любые новые компоненты, разработанные для аппаратной системы, можно моделировать вместе. Commonalty также гарантирует, что новые компоненты будут моделироваться с использованием моделей компонентов, полученных из стандартных библиотек или повторно используемых из предыдущих проектов. Целью данной спецификации является предоставление рекомендаций по созданию моделей VHDL для описаний аппаратного обеспечения, которые: ? соответствовать общему соглашению об интерфейсе сигналов? обладают общими возможностями моделирования? можно повторно использовать в качестве библиотечных элементов других проектов? поддерживать закупки из нескольких источников? поддержка независимого повторного приобретения технологий. Целью данной спецификации не является создание моделей, продвигающих определенную методологию проектирования аппаратного обеспечения.